FD-SOI技术提升,或将加快半导体行业复苏

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据海外媒体报道,全球半导体业界朝物联网(IoT)等新兴领域开拓商机,惟这些新领域对芯片的需求是希望可达低成本及高功耗水准,为此业界目前发现透过全空乏绝缘上覆矽(FD-SOI)制程新技术,可生产出具上述优势的芯片,是否借此有助半导体产业找到新成长契机。

意法半导体、三星、GlobalFoundries已备FD-SOI制程技术

华尔街日报报导,根据先前调查预测,在受手机及PC市况衰退影响下,2016年全球芯片销售整体营收可能衰退2.4%,半导体业界也在寻找下一个驱动成长的新动能。

意法半导体(STMicroelectronics)也已拥有28纳米FD-SOI产能;三星电子(Samsung Electronics)目前已建立自有28纳米FD-SOI产能,GlobalFoundries已拥有22纳米FD-SOI晶圆产能,并证实在RF、数位及混合讯号等功能上具有优异表现。

FD-SOI技术主要仰赖于一家名为“Soitec”的法国业者,供应专门准备的半导体晶圆产品,据称FD-SOI技术在效能及功耗表现上等同于或甚至优于FinFET制程。有鉴于物联网等新兴产业领域对芯片的需求,往往要求成本可控制在1美元以下,如此若采FD-SOI技术生产芯片,或有满足需求的可能。

FD-SOI具备低生产成本、低功耗优势

FD-SOI制程芯片功耗可较低,主要与采用反偏压(Back Biasing)及临界电压(Threshold Voltage)技术有关,因而可在芯片产品性能与FinFET制程技术差不多下,创造芯片产品更佳的功耗表现。

Soitec执行长Paul Boudre表示,Sony近期设计的手机GPS芯片即采用FD-SOI技术生产,该芯片耗电量仅为此前芯片产品的10%,借此将有助手机用户在无需忧心电量快速耗损下,可更频繁使用GPS定位技术。

现阶段半导体业界在力求朝更低的微缩制程发展下,反而导致闸成本(Gate cost)上扬,即使能够带动整体功耗下降及性能提升。例如微缩至28纳米制程以下后,20纳米以下微缩制程的闸成本便会逐渐升高,这主要与制程微缩后愈来愈多的堆叠(Overlay)等因素会影响良率,因而导致闸成本上升有关。

闸成本主要与产品良率、晶圆成本及芯片尺寸等有关,若制程微缩至5纳米,需采用极紫外光微影制程(EUV)时,即使EUV技术可减少堆叠问题及多重曝光(multiple patterning)步骤导致的良率下降情况,但会导致晶圆处理成本上扬,闸成本便会因而升高。

分析16/14纳米FinFET制程及14纳米FD-SOI制程所需的晶圆成本,显示在两制程生产的芯片尺寸相同下,14纳米FD-SOI制程所需闸成本,较16/14纳米FinFET制程低上16.6%;晶圆成本14纳米FD-SOI制程比16/14纳米FinFET制程少了约7.3%,这主要与14纳米FD-SOI制程光罩步骤数较少,让晶圆厂生产FD-SOI晶圆的周期缩减有关。

FD-SOI技术或拥有微缩至7纳米潜力

值得注意的是,法国研究机构CEA-Leti曾分析将FD-SOI制程微缩至7纳米的潜能,一旦可微缩至7纳米,FD-SOI芯片产品的生命周期或可达逾30年水准,有助导入物联网等对超低功耗芯片需求的产业领域。

另外,目前部分业者也开始在不生产更小的电晶体下,欲进一步开发芯片更大的性能,如NAND Flash制造商开始透过3D NAND技术堆叠更多层电路,借以提升芯片性能。

在此情况下将必须投入不同半导体设备的购置,如此便有助半导体设备供应商创造潜在需求商机。国际半导体产业协会(SEMI)预测,随着部分技术趋势发展加速,以及半导体业者持续竞逐微缩芯片电路下,2017年全球半导体设备支出将成长11%。

 

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