加速转移FD-SOI制程,电子产业决胜14奈米

分享到:

    半导体与电子产业正努力适应制程节点微缩至28奈米以下之后的闸成本(gate cost)上扬;如下图所示,在制程微缩同时,每单位面积的逻辑闸或电晶体数量持续增加,其速率高于晶圆片成本增加的速率。在另一方面,当制程特征尺寸缩减时,晶片系统性与参数性良率会降低,带来较高的闸成本。

21

  在理想环境下,每单位面积良率(yield per unit area)会与特征尺寸的缩减一致,因而带来闸成本的下降;不过现实情况并非如此,因为越来越多的叠对(overlay)等等因素会影响良率。当制程特征尺寸缩小,也会带来性能提升以及整体功耗的降低,但代价是更高的闸成本。

  制程节点转移至5奈米,需要采用深紫外光(EUV)微影技术;EU虽然可以减少多重图形(multiple patterning)步骤以及叠对问题导致的良率损失,晶圆处理成本将会提升,因此导致闸成本跟着提高。半导体产业可以采用现有的技术蓝图尝试提高系统与参数良率,或者是评估其他的技术选项。

  180奈米(0.18微米)晶圆代工市场的需求量仍然很高,而28奈米的12寸晶圆产量在接下来10~15年将超过150K WPM;因此,新一代的制程技术选项可以拥有约20~30年的生命周期。

  除了FinFET之外的技术选项是FD-SOI,对该技术功能的分析显示,其性能与功耗等同于甚至超越FinFET;虽然FinFET结构能为数位设计提供优势,但在高频以及类比混合讯号设计方面,FinFET架构却有成本与技术上的劣势。

  相较于其他制程技术选项,物联网(IoT)与Wi-Fi组合晶片等应用,能以FD-SOI达到最佳实现。下表是以16/14奈米FinFET与14奈米FD-SOI晶圆制造成本的比较;分析显示,14奈米FD-SOI晶圆成本比16/14奈米FinFET低了7.3%,最重要的原因是前者光罩步骤数较少,因此也缩短了晶圆厂生产FD-SOI晶圆的周期。

22

 

  虽然晶圆成本很重要,对使用者来说还有一个更重要的因素是闸成本;这些成本的比较如下表所示。闸成本是基于晶圆成本、晶片尺寸、产品良率的组合,假设FinFET与FD-SOI两种制程技术生产的晶片尺寸相当,14奈米FD-SOI的闸成本比16/14奈米FinFET低了16.6%,而晶圆厂指标(wafer fab metrics)也相当。这显示了FD-SOI颇具竞争力的优势。
23

  此外FinFET制程与FD-SOI制程产品的性能也差不多,FD-SOI的功耗则因为使用反偏压(back biasing)与阈值电压(threshold voltage)而低于FinFET;反偏压是在FD-SOI环境中达成性能与功耗权衡的关键因素。

  FD-SOI可望微缩至7奈米节点

  ARM发表过一篇分析报告,指出Globalfoundries的22奈米FD-SOI技术,能让很多设计在性能与功耗方面与14LPP制程媲美;而期望14奈米FD-SOI能拥有更低的成本,并有效因应许多正尝试以10奈米或7奈米FinFET制程实现之设计的性能与功耗问题。

  此外,法国研究机构CEA-Leti已经分析过了将FD-SOI制程微缩至7奈米的潜力,其结果如下图所示;能微缩至7奈米,意味着FD-SOI可以拥有超过30年的生命周期,特别是针对物联网以及其他低功耗混合讯号设计。
24

  Globalfoundries已经建立了22奈米FD-SOI晶圆产能,并证实在数位、混合讯号与RF功能性方面表现优异;三星电子(Samsung Electronics)建立了28奈米FD-SOI产能,采用该制程实作的设计数量正快速增加;意法半导体(STMicroelectronics)也有28奈米FD-SOI产能,而且是第一家能显示该制程超越28奈米高介电金属闸极(HKMG)块状CMOS制程的竞争力。

   对于14奈米FinFET技术的采用者来说,转移至14奈米FD-SOI制程可取得明显的好处;制程转移成本应该不高,因为后段制程(BEOL)可以是相同的。虽然新的程式库与IP还需要开发以及认证,14奈米FD-SOI制程的生命周期应该有20~30年。

  FD-SOI是FinFET与三闸极电晶体架构(Tri-Gate)的互补技术;对半导体产业来说很重要的是,最佳技术应该是针对关键应用,而非让晶圆供应商聚焦于最大化FinFET结构的财务优势。在法国南部以非常少量专业技术崛起的FD-SOI,现在已是具备全球市场能见度的高利润技术,半导体业者应该考虑快速转移至该制程以体验其优势。

 

 

 

 
 
继续阅读
意法半导体推出面向大众市场的 STM32WL LoRa®无线系统芯片系列产品

今天新推出的STM32WL型号包括基于Arm®Cortex®-M4内核和Cortex-M0 + MCU内核的双核STM32WL55。开发者可以完全开放和灵活地使用两个内核,双核架构可以有效地实现硬件隔离,增强网络安全性,应用更新无需重新认证设备,并增强射频和应用的实时性能。

意法半导体工业峰会2020将于12月2日在深圳举行

首届“意法半导体工业峰会2019”取得了巨大成功,赢得了包括公司高层、高级管理人员、商业伙伴和行业专家在内的900多名参会者的赞扬。作为一个业内重要的年度盛会,意法半导体工业峰会汇集了来自贯穿不同尖端技术的工业市场领域的领导者、专家和行业影响力者,为现有及新兴工业应用市场共同探索并加速开发下一代产品和解决方案。

意法半导体推出双轴测斜仪芯片 搭载可编程机器学习内核

日前,意法半导体推出两轴数字测斜仪芯片,可用于工业自动化以及结构健康监测。

意法半导体推出内置机器学习内核的高精度测斜仪

8月26日,意法半导体的IIS2ICLX是一款高精度、低功耗的双轴数字测斜仪,用于工业自动化和结构健康监测[1]等应用,具有可设置的机器学习内核和16个独立的可设置有限状态机,有助于边缘设备节能省电,减少向云端传输的数据量。

意法半导体推出48引脚封装 扩大市面上唯一支持LoRa®的STM32WL系统芯片的选择范围

中国,2020年8月28日——意法半导体为其获奖产品STM32WLE5 *无线系统芯片(SoC)的产品组合新增一款QFN48封装,将该产品的诸多集成功能、能效性和多调制的灵活性赋能到多种工业无线应用上。