将与“MAM”联办,CNT布线、3D及后端存储等取得进展

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  “2011年IEEE国际互联技术会议(IITC)”将于2011年5月9~12日(5月8日举办短讲座)在德国德累斯顿举行。该会议作为与半导体多层布线技术相关的国际会议而启动的,今年是第14届。运营方面的话题是IITC属今年首次在欧洲举行,将与材料相关国际会议“Materials for Advanced Metallization Conference(MAM)”联合举行。而从会程议程来看,整个会议将有120篇论文发表(包括展板发表)。其中,除了追求微细化的“More Moore(延续摩尔定律)”布线技术之外,估计还将探讨在布线中融入“3维(3D)集成”及“后端存储”等异种技术的“More than Moore(超越摩尔定律)”布线技术。另外,今年还设立了“Power and Automotive Interconnects”专业会议,安排了与功率半导体及车载半导体的品质保证及布线可靠性相关的特邀演讲。下面是其中值得关注的发布。

Cu/low-k布线的微细化和作为新一代技术的碳纳米管

  目前,尖端IC大多使用铜(Cu)布线与低介电率(low-k)层间绝缘膜相结合的布线构造,沿着“More Moore”的流程持续着微细化。作为继这一Cu/low-k布线之后的新一代技术,使用碳纳米管(Carbon Nanotube:CNT)的布线技术的开发正在推进。

  面向22nm以后的布线工艺,将由美国IBM、东芝(东芝美国公司,Toshiba America)、瑞萨电子及意法半导体共同发表。该工艺通过组合二次图形(DP)技术和自对准通孔形成技术,实现了64nm间距的双镶嵌Cu布线。具体为,在以双重曝光形成布线沟槽之后,以自对准方式对该布线沟槽形成通孔。这样,便保持了布线与通孔之间的空间,抑制了短路不良现象并确保了布线与通孔之间的绝缘可靠性(论文编号:14.2,“64 nm pitch Cu Dual-Damascene Interconnects using Pitch Split Double Exposure Patterning Scheme”)。

  CNT以碳(C)为基本材料,具有电阻低,对电迁移(EM)的可靠性极高的特点。因此,作为新一代布线技术备受关注。此次,比利时IMEC和比利时天主教鲁汶大学(Katholieke Universiteit Leuven)使用3nm厚的镍(Ni)催化剂,在直径150nm的通孔上使CNT得以选择性生长。在由此形成的CNT通孔上取得了晶圆级探索的成功(论文编号:12.5,“Carbon Nanotube Interconnects: Electrical Characterization of 150nm CNT Contacts with Cu Damascene Top Contact”)。

与可靠性相关的技术开发也取得扎实进展

  以为抑制可靠性随微细化下降的技术开发也取得了扎实的进展。除了布线本身的可靠性之外,解决封装时的可靠性问题也是当务之急。此次,就前者瑞萨将单独发表,而美国斯坦福大学(Stanford University)和美国思科系统(Cisco Systems)将就后者共同发表其成果。

  瑞萨就微细化发展中Cu/low-k布线的可靠性随着EM而下降的问题,有了新的发现。具体内容为,瑞萨为延长EM寿命而尝试了在Cu布线上选择性设置金属覆盖层的方法,发现该金属覆盖层的覆盖率对EM寿命有很大影响,而膜厚则几乎没有影响。据该公司介绍,在Cu/low-k布线上形成基于钴(Co)的金属覆盖层时,提高覆盖率时,可使EM寿命提高至大约600倍。同时还证实,在覆盖率较低情况下,即使增加膜厚,EM寿命也不会提高(论文编号:6.3, “Effects of Metal-cap Coverage on Electro-migration (EM) Tolerance for Scaled-down Cu Interconnects”)。

  而斯坦福大学和思科系统就近年来日益凸显的CPI问题,开发出了新的分析方法。随着微细化的发展,层间绝缘膜的low-k化、封装技术的窄间距化以及环境对策不断推进,导致封装时的可靠性显著下降。这被称为CPI(Chip-Package Interaction,芯片-封装相互作用)。作为CPI的代表性范例,是在封装的安装工序中,封装基板与IC芯片间热膨胀率的不同会导致剪切应力的产生,从而使凸块下部的low-k膜产生裂缝以至于断线的称为“废凸块(White Bump)”的不良现象。斯坦福大学和思科系统开发出了可对这一现象进行详细分析的方法。通过组合使用微探针和微位移装置,查明了芯片上形成的Cu柱凸块的机械可靠性与剪切应力之间关系(论文编号:2.2, “Shear Microprobing of Chip-Package Interaction in Advanced Interconnect Structures”)。

  另外,在可靠性相关上方面,筑波大字和瑞萨发现了应力会在硅化物细线上造成空洞。在Cu/low-k布线上,因应力而发生的断线现象(Stress-Induced Voiding: SIV)成了可靠性的一大课题。而此次发现硅化物细线也发生了类似的现象。具体为,通过使镍铂(Ni-Pt)合金与硅(Si)发生反应,形成了Ni-Pt硅化物。于是,在大面积的有源区域上形成的Ni-Pt硅化物细线的一部分产生了空洞。据称,这是因有源区域产生的拉伸应力驱使空穴在氧化物中扩散而形成的(発表番号 16.2,“Stress-induced Voids in Ni-Pt Silicide: Disconnection of Narrow (Ni-Pt)Si between Gate Canyons on Wide Active Area”)。

3D集成技术和后端存储技术

  在以不依靠微细化而实现高性能化,以及通过集成非同类器件而实现高功能化为目标的“More than Moore”潮流中,可以说具有代表性的3D集成技术及后端存储技术即将亮相。

  在3D集成技术中,以往几乎仅限于IC内的布线还将扩展至IC之间。这样一来,便有望实现高性能及高功能化。其中,由于TSV(硅贯通孔:Through Si Via)能够将IC间的布线长度缩短至极限,因此被定位于3D集成的核心技术。但目前尚未就嵌入TSV内部的金属会对周围的Si基板带来何种影响进行充分研究。针对这一情况,台积电(TSMC)通过使用微拉曼光谱法的微位移测量和模拟,详细调查了TSV周边发生的应力。结果发现TSV周边的应力具有各向异性。另外还调查了TSV周边的MOS FET配置与泄漏电流(饱和电流)的关系。据称,在pMOS FET中,泄漏电流可因配置方法而增减±20%左右(论文编号:5.2,“Orthotropic Stress Field Induced by TSV and Its Impact on Device Performance”)。

  而在后端存储方面,新型非易失性存储器之一的可变电阻式存储器(Resistive RAM:RRAM)受到了关注。其原因在于,RRAM被普遍认为从其构造及材料的特点看不仅可在布线上形成,而且还能够通过多层化实现大容量化。在这一方面,比利时的IMEC和天主教鲁汶大学已研制出氮化钛(TiN)/氧化铪(HfO2)/氮化钛构造的RRAM元件,并确认了其存储动作。据称,其数据保存特性在80℃时可达到10年以上。为了降低写入电流,在TiN成膜上使用了等离子ALD(Atomic Layer Deposition)法(论文编号:7.3,“Fully CMOS BEOL compatible HfO2 RRAM cell, with low (µA) program current, strong retention and high scalability, using an optimized Plasma Enhanced Atomic Layer Deposition (PEALD) process for TiN electrode”)。

  另外,IITC预定在开幕前一天即5月8日举办短讲座。在短讲座中,将由各领域的代表性研究者介绍最尖端的布线技术、硅化物技术及其可靠性技术、集成化MEMS技术、三维集成化技术,以及用以为打破微缩极限的各种手段等多方面的内容。(特约撰稿人:武田 健一,IITC Publictiy Co-chair、日立制作所中央研究所)
 

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