高性能ΔΣADC缓解嵌入式转换器的局限性

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随着IC技术在提高集成度方面不断取得进步,人们已经开始利用一颗芯片来实现完整的系统,而不再像过去那样采取在电路板上安装分立元件的做法。此类系统的长处是系统成本下降、可靠性提高且外形尺寸减小。IC制造商已经实现了诸如A/D、D/A转换器、基准、运算放大器和温度传感器等部件与微控制器的集成,旨在构成数据采集系统。虽然模拟部件与数字部件的集成具有诸多好处,但是,在关键功能中使用纯模拟芯片将会使性能得以提升。
模数转换器
对于许多应用来说,模数转换器(ADC)是一种至关重要的单元式部件。它们的性能常常决定了系统的性能,而对于下一代产品来说,ADC技术的创新是必不可少的。来自温度传感器、应变仪、压力传感器、血糖测量传感器(这里仅列举少数几个例子)的精准信号均需要高性能ADC。分辨率、噪声、失调、漂移和线性度是决定ADC性能的参数。
过去,ADC无法满足众多精准系统的性能要求。为了降低对ADC的要求,人们在输入信号通路中增设了前端放大器。在ADC之前提供一个数值为100的外部增益将使ADC的噪声、失调和漂移要求下降100(以输入为基准),但是需要进行精准的模拟前端设计。由外部放大器引起的误差将与输入信号直接相加,这与所采用的增益无关。
12/16位ADC可以很容易地在复杂的数字芯片上使用。外部增益每倍增一次,这些转换器的分辨率就可以增加1位(见图1)。增设外部放大器带来的一个问题是输入范围缩小。具有大失调(修正电压)的信号有可能超出ADC的输入范围。对于性能非常高的系统来说,放大器设计是至关重要的。需要开关电容器(失调和1/f噪声抵消)型架构和低漂移外部电阻器。性能的优劣取决于所用的放大器和电路板布局。

图1:采用外部放大器来提高ADC的分辨率

作为替代方案,也可以采用具有20位或24位分辨率的ADC,从而避免了因使用外部放大器所导致复杂程度的增加。虽然一个直接加至24位ADC的50mV信号只使用了其可用输入范围的1%,但是,在这个微小的范围之内却可以实现16位的精度。
采用传统技术很难实现高于16位的ADC分辨率。例如:逐次逼近(SAR)型ADC的分辨率就取决于片内精准DAC的匹配。即使为了实现16位的分辨率,这种IC技术也需要采用片内修整或校准的方法。闪存、多级、流水线和循环型ADC都有这些局限性。
ΔΣ ADC实现了高分辨率
ΔΣ ADC依据的工作原理是过采样(而不是元件匹配),旨在实现高分辨率。把多个低分辨率转换周期组合起来,以形成一个高分辨率结果。如图2所示,通过一个1位ADC、一个1位DAC、一个模拟积分器和一个数字滤波器的组合,可获得高于20位的分辨率。乍看起来,这种架构的实现似乎很简单。1位DAC就是一个用于选择GND或Vref的开关,1位ADC是一个比较器,数字滤波器是一个ROM和加法器,而积分器则可采用开关电容器和一个运算放大器来实现。


图2:简单的ΔΣ模数转换器

其明显的简单性以及对失配的耐受性导致人们把ΔΣ ADC与CPU和其他复杂的数字功能集成在单块芯片上。虽然这种标准的单元法(cell approach)实现了单芯片数据采集系统,但是,因数字串扰所引发的问题致使许多设计师采用专用的ADC IC。
ΔΣ ADC的一个关键元件是积分器。该部件的性能决定了总体的噪声、失调、功耗和分辨率。这个部件把一个运算放大器和一个开关电容器网络组合在一起。它能够采用一组采样电容器来同时执行求和、D/A转换和积分操作。

高分辨率ADC最重要的指标之一便是噪声。为了免除外部放大器,需要具有非常低的噪声。例如:如需对取自一个典型标准负载单元(10mV全标度)的50,000个计数进行测量,则ADC的噪声电平必须优于200nV。影响ΔΣ ADC噪声性能的因素有多个。虽然架构折衷决定了理论噪声电平,不过,数字串扰的增加将导致噪声性能的明显劣化。

数字串扰降低了嵌入式ADC的性能
通常,集成电路的数字和模拟单元式部件(晶体管、电阻器和电容器)全部共用一个衬底。当采用NWELL工艺时,该衬底由P型材料制成,并与芯片的地(最低的片内电压)相连。每当执行开关操作时,数字电路都将把电流注入该公共衬底。
从本质上说,所有的开关数字门电路都相当于一个噪声发送器。在静止状态下,CMOS数字逻辑器件并不吸收显著的DC电流,因为不是N沟道器件处于关断状态就是P沟道器件处于关断状态。然而,在一个输入/输出从“0”变换至“1”或从“1”变换至“0”的过程中,当输入高于Vtn(N沟道门限电压)且低于Vdd-Vtp(P沟道门限电压)时,这两种器件都将处于接通状态,见图3。这导致一个电流从Vcc流至地,并把一个电流脉冲注入公共衬底。该脉冲的大小取决于器件尺寸、工艺参数(Vth、Cox、迁移率)以及电源电压和温度。该脉冲的定时因特定的器件而异,并取决于内部寄生电容、温度、逻辑开关模式、电源电压和键合线电感。

 



图3:数字逻辑电路把开关噪声注入到衬底中

随着数字电路复杂程度的提高,噪声发送器的数目将有所增加。每个数字门电路(反相器、“与非”门、“或非”门、复杂逻辑、乘法器、寄存器、ROM、RAM … 等)都会把噪声注入衬底。例如:一个9.4k门数字电路将产生2mV的衬底噪声,而一个220k门数字电路则会产生338mV的峰至峰衬底噪声。而且,诸如CPU等复杂电路还将产生与指令相关的噪声。不同的操作(乘法、存储器存取、寄存器装载、加法 … 等等)都会注入与数字输入/输出成某种函数关系的不同噪声图形。

由衬底噪声所造成的性能劣化是很难控制和预测的。在关键模拟元件的周围布设护圈只能使噪声下降13dB,而且,对于典型的高掺杂衬底(这是获取闭锁免疫力所需要的)而言,物理隔离对噪声耦合或其稳定时间并没有什么影响。
ΔΣ 转换器的积分器中所使用的前端采样电容器和放大器输入级的作用相当于数字感应衬底噪声的接收器(见图4)。输入电容器被做在衬底之上,而积分器的开关和放大器的晶体管在制作时则是把衬底用作其整体连接(bulk connection)。因此,衬底噪声将被耦合至积分器中,并与实际输入信号相加。衬底与输入电容器底部极板之间的寄生电容约为总电容的10%。一个100mV的衬底尖峰将使噪声增加10mV(相对于输入信号Vin)。如果积分器是采用一个全差分拓扑结构来实现的,则衬底噪声将被再抑制20dB。这达不到把100mV噪声降至200nV以下所需的114dB抑制比。


图4:前端模拟积分器的衬底噪声捡拾

如前文所述,ΔΣ ADC可采用过采样来实现高分辨率。为了获得20位至24位的性能,对于每个转换结果,均需对输入进行256次或更多次的采样。每次对输入进行采样时,衬底噪声也被采样。典型低噪声ΔΣ ADC将在长达多ms的总转换时间内对衬底噪声进行采样和积分。这使得难以在转换周期中暂停CPU操作或使CPU操作与每个ADC采样周期相同步。
ΔΣ ADC实现了高性能
可以采用一个高精度的外部ADC,而不是在CPU/ADC芯片之前布设一个外部放大器或在转换操作期间关断CPU。在这种场合,可对一个低电平输入信号直接进行数字化处理。虽然ΔΣ 转换器包含数字滤波器、数字I/O以及其他的衬底噪声注入电路,但是,它们的操作是可以预测的,并能够与模拟操作相同步,从而消除了数字串扰的影响。
高性能ΔΣ ADC不需要采用细线数字工艺。关注的焦点是性能,而不是门的数量和数字功能度。每个专用电路均采用了精巧的制造工艺,旨在实现最佳的精度。例如:凌力尔特的LTC2442 把所有“难以执行”的模拟功能都嵌入在一块芯片上,并将数字处理留给一个编程装置和一个外部CPU去完成。该器件把一个低噪声集成前端放大器(见图5)与连续背景校准电路组合起来,旨在实现1ppm的线性度(见图6)和无法测出的微小漂移。一个在出厂时经过调谐的集成振荡器可确保输入电压频率抑制,而无需采用外部振荡器。通用型架构提供了可变的速度/分辨率,且噪声低至200nV,速度高达8kHz。
 

图5:具有嵌入式模拟器件的24位低噪声ΔΣ ADC



图6:1ppm线性度和零漂移
为了解决数字串扰问题,在未采用自动化工具作为辅助手段的情况下完成了50,000门数字滤波器和控制器的设计和电路板布局。每个门电路、数字信号和时钟线的制作均十分精妙,以确保衬底在获得每个转换结果所需的262,000个采样周期中具有极低的噪声。
结论
ADC和CPU的集成迫使IC制造商不得不采用VHDL代码、合成以及标准的单元库来取代晶体管级设计,从而导致模拟电路性能的下降。为了实现最佳的性能,高性能模拟器件制造商继续对各种晶体管的制作工艺精雕细琢。与采用低性能嵌入式ADC的设计师相比,把这种方法扩展至板级系统的设计师将赢得优势。

 

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