STM32F413/423单片机参考手册* O4 D( Z3 `6 C" Z' }8 K8 F& a) l 前言 ) F: n3 C8 s( B. d4 a 本参考手册面向应用开发人员, 提供有关使用 STM32F413/423 微控制器存储器与外设的完整信息。 ' E$ K% P8 C: F Z% ^+ S5 y7 Y. ~( r STM32F413/423 构成一个微控制器系列,各产品具有不同的存储器大小、封装和外设。有关订购信息以及器件的机械与电气特性,请参见数据手册。 # [6 h- F/ u% t$ [ 有关 Arm® 带 FPU 的 Cortex®-M4 内核的信息,请参见Cortex®-M4 技术参考手册。 相关文档意法半导体网站 www.st.com 提供以下文档: 9 Y; I5 S, I9 Z8 k: p% f
1 文档约定 1.1 一般信息 STM32F413/423 器件具有 Arm®(a) Cortex®-M4 with FPU 内核 ' a* L3 [, u/ z/ |2 u$ a. v 1.2 寄存器相关缩写词列表 1 @% Y" h d7 L$ v2 X! X1 m1 `& p $ Z9 Y a1 J/ c! F 寄存器说明中使用以下缩写词(b): $ t% s Q) c; \+ ? . N3 H% |: V1 o6 t2 N 读/写 (rw) 软件可以读写该位。 $ o+ k1 D; ~7 b 只读 (r) 软件只能读取该位。 只写 (w) 软件只能写入该位。读取该位时将返回复位值。 读取/写入 0 清零 (rc_w0) 软件可以通过读取该位,也可以通过写入 0 将该位清零。写入 1 对该位的值无影响。 读取/写入 1 清零 (rc_w1) 软件可以通过读取该位,也可以通过写入 1 将该位清零。写入 0 对该位的值无影响。 2 N7 Q& k a3 g5 X! M 读取/写入清零 (rc_w) 软件可以通过读取该位,也可以通过写入寄存器将该位清零。写入该位的值并不重要。 + B0 p. ^+ |. R) I; f 读取/读取清零 (rc_r) 软件可以读取该位。读取该位时,将自动清零。写入该位对其值无影响。 读取/读取置位 (rs_r) 软件可以读取该位。读取该位时,将自动置位。写入该位对其值无影响。 & C- `4 X, W9 R* F- B( Q 读取/置位 (rs) 软件可以读取该位,也可将其置 1。写入 0 对该位的值无影响。 读/仅可写入一次 (rwo) 软件仅可写入一次该位,但可随时读取该位。只能通过复位将该位返回到复位值。 & m/ k- x: m5 D+ z d# V: _1 y 切换 (t) 软件可以通过写入 1 来切换该位。写入 0 无影响。 只读写触发 (rt_w1) 软件可以读取该位。写入 1 时,将触发事件,但不会影响该位的值。 0 D2 i- U2 W" B. t) S- V7 ~ 保留 (Res.) 保留位,必须保持复位值。; _+ j$ ?( i% o/ {- ?( V , H" K. S" B z7 k' {/ a- b 1.3 词汇表 本节简要介绍本文档中所用首字母缩略词和缩写词的定义:
1.4 外设可用性 有关各型号产品的外设可用性及数量的信息,请参见特殊器件数据手册。" p. D X3 I9 I! u: l2 d 2 系统和存储器概述 & z) D% c( l& Q# M7 i1 J$ p# a 1 K& I* b& j$ \) b 2.1 系统架构 2 E3 {7 W+ Y: e, r: |; M8 \4 W " n7 r4 s% V, |$ g7 ~& c' J STM32F413/423 的主系统由 32 位多层 AHB 总线矩阵构成,可实现以下部分的互连: 4 w( e' m; N* T6 T 六条主控总线: – 带 FPU 的 Cortex®-M4内核 I 总线、D 总线和 S 总线 – DMA1 存储器总线 . D2 v- r, `9 B% p' _6 X! g – DMA2 存储器总线 ) x4 _. y4 B7 N$ ~ – DMA2 外设总线 $ S7 Y+ y7 J1 ~, q0 f: g 七条被控总线: – 内部 Flash ICode 总线 % M! M1 ?( d9 X/ N4 Y1 B3 _ – 内部 Flash DCode 总线 " b$ k8 @# n+ Y3 v1 m+ s – 主内部 SRAM1 (256 KB) – 辅助内部 SRAM2 (64 KB) 7 W9 @' o' }/ G7 a- I – AHB1 外设(包括 AHB-APB 总线桥和 APB 外设) 1 n9 V, p5 }$ C$ W – AHB2 外设 – FSMC/QuadSPI 借助总线矩阵,可以实现主控总线到被控总线的访问,这样即使在多个高速外设同时运行期间,系统也可以实现并发访问和高效运行。此架构如图 1 所示。+ W% _: g. }" H, t' c4 I + M3 Q8 \2 {8 `' ]$ V 2.1.1 I 总线 - v5 y4 O" ^4 w* m; O此总线用于将带 FPU 的 Cortex®-M4 内核的指令总线连接到总线矩阵。内核通过此总线获取指令。此总线访问的对象是包含代码的存储器(内部 Flash/SRAM1/SRAM2)。 0 J. x- _. y; ~# V5 _: ]4 X" G2.1.2 D 总线 8 B5 w2 R& Z& X4 m1 M此总线用于将带 FPU 的 Cortex®-M4 的数据总线连接到总线矩阵。内核通过此总线进行立即数加载和调试访问。此总线访问的对象是包含代码或数据的存储器(内部 Flash/SRAM1/SRAM2)。 2.1.3 S 总线 此总线用于将带 FPU 的 Cortex®-M4 内核的系统总线连接到总线矩阵。此总线用于访问位于外设、SRAM1 或 SRAM2 中的数据。也可通过此总线获取指令(效率低于 ICode)。此总线访问的对象是内部 SRAM1/SRAM2、包括 APB 外设在内的 AHB1 外设、AHB2 外设和外部存储器(通过外设接口 FSMC 和 QUADSPI)。 9 W/ O6 k3 W' l+ @1 y9 P$ h) i$ Y0 w# e4 @/ X ( I7 k5 F1 r! A8 q6 D5 \. J |
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