STM32F429上SDRAM的应用

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涛哥2035 发布时间：2017-7-7 23:31

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从2000年玩电脑的时候开始，对CPU频率的追求，对内存和硬盘容量的最求一直都没有停止过。第一台电脑用的赛扬566CPU+64M内存+10G硬盘，一直玩到现在3G赫兹CPU+16G内存+2T硬盘。内存也从SDRAM---DDR---DDR2---DDR3......。
现在玩单片机也从51的128Byte，到AVR-Mega8的1k，Mega128的4k，到STM32F103C8的20k，再到STM32F407ZE的192k+FSMC外扩1M的RAM，然后头脑发热买了个STM32F429ZI-DISC1开发板的外扩8MByte，SDRAM，最后就是目前用的GD32F450Z外扩64MByte，SDRAM。

内存大了以后能在USB，网络，文件系统，图像处理等一些应用上面做更多的事情，这也就是我为啥要学SDRAM的动力。

SDRAM确实比SRAM的使用麻烦的太多了，也幸好买了STM32F429ZI-DISC1开发板，比自制板要少走很多弯路。为啥这样说呢？因为在网络上太多人说STM32F429的SDRAM控制器是个坑的论调，却从来不考虑是不是自己水平不够才出现的软硬件问题，这里主要是硬件问题，直接说就是自己PCB板绘制水平在高频应用中出现问题。

该板子配置如下

1.  2M的Flash。
2.  一个USB OTG FS，一个USB OTG FS/HS，可以同时连接U盘和上位机
3.  有LCD-TFT控制器，可以直接驱动液晶屏，不过需要扩展SDRAM作为显存，可以支持到32位色1024*768分辨率
4.  支持扩展SDRAM，作为显存和通用内存，开发板上是8M字节的SDRAM，型号为IS42S16400。

如图配置，生成程序就行。

注意一点是，CUBEMX生成的程序只是对MCU芯片内部的SDRAM控制和时序寄存器进行了初始化，对SDRAM芯片内部的控制寄存器另外需要初始化。可能很多人不知道SDRAM内部本身是有控制器的，需要对其进行设置才能正常工作，这也是SDRAM比SRAM应用麻烦的地方。

对SDRAM的操作网络上介绍的很多，这里就不啰嗦，上传一个附件大家看看。

é«æè¿é¶ï¼ç»æååææ¯æåââå®æ´.zip (1.39 MB, 下载次数: 354)

2017-7-7 23:25 上传

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下面开始放大招GD32F450+64M的SDRAM
当当当当。。。。。。。

与大名鼎鼎的STM32F429Z系列pin2pin的GD32F450ZGT6，144Pin。

K4S511632C-64M-SDRAM，三星的SDRAM芯片

组合到一块的板子。。。。。
有人说了，这能跑吗？其实我也怀疑，因为连万能的某宝都买不来GD32F450ZG或者STM32F429Z的板子，自己又懒得画板，先试试看吧。

为啥内存芯片上前后那么多大小电容。。。。。。。额，说到痛处了，徒弟。。。给师傅端杯水，，压压惊。。。。。。。。

其实大家看看SDRAM芯片下面还有个插槽，那个是插上一任SDRAM转接卡的，万能板+全手工焊接的SDRAM，为师焊了2天，用放大镜看着焊，眼都焊瞎了一只，发誓再也不手工焊这么多脚的芯片了。并且伤心的是。。。。还不管用。。。。由于管脚间距太小，放大镜看着眼疼，蛋也疼，算了，买了个芯片转接板吧，这才是目前的状态。
但是。。。但是。。。初始化是通过了，也可以读写，测试都没问题，但是全片写-读检测时候总有部分区域的数据不对，难道SDRAM对能耗要求太高？加电解电容，不行；难道SDRAM对电源纹波要求很高？，加104，加101，还不行。从90M，降到80M，66M，60M，再低。。。虽然频率降低能有所改观，但是一直避免不了出错。
没法，查查网络吧。不查不知道，一查吓一跳，好多读写数据错误的，对STM32F429也多有诟病。操作SDRAM真不容易。

看到其中一篇网文说他的板子也出现读写错误，怕是走线不好，因此把MCU与SDRAM之间的时钟线割开，用导线直接连接后改善很多的介绍，灵机一动，我的是不是也是这个问题？
看看网上怎么说？
网文一：

参考君正给的参考设计发现其在SDRAM的地址线源端串联了一个33欧电阻。显然，这33欧电阻是用来做阻抗匹配的。

问：参考设计所说的60欧的阻抗包不包括这33欧电阻呢？
+ M& }+ X1 H a* I% @' z答：这个60欧的阻抗应该是传输线的特征阻抗，不包括33欧姆电阻。那个电阻是去振铃的，但振铃就是阻抗不匹配造成的，匹配了就没振铃了。

1 u# i# p2 g5 o s9 X/ w8 D! d问：用串联电阻做阻抗匹配的话，还需不需要计算走线的阻抗？还是说两者都需要？
; R+ i8 t4 {8 r0 ^4 }答：DRAM Layout时第一就要保证走线的阻抗，例如 DDR的数据线保证特征阻抗为50-60欧姆，差分信号线为100-120欧姆。
) ?7 n, Z2 v3 g* h, ?5 h9 h如果不加串联电阻，其实大多数情况下，也可以正常跑起来。但是，为了可靠性来讲，并不建议这样做。4 O! Y O0 I5 ]3 t& D
如果在在DRAM的端口串联一个电阻，可以使DRAM端口的输出阻抗加上这个串联电阻阻抗等于传输线的特征阻抗，简单的说这样可以有效的避免信号反射，提高可靠性。

问：如果我用POLAR计算得传输线的阻抗为87欧，DRAM端口的输出阻抗为22欧，是不是说我只要串联一个65欧的就行？如果这样的话，那么很多书上写的：传输线阻抗为50欧是什么意思呢？8 Y. i0 u6 n. r# T" I3 Y, J
是的，加入电阻式串行匹配的一种方式。
/ ^; k5 K# J, E2 G- U传输线阻抗为50欧是这个意思：在信号的传输过程中，在信号沿到达的地方，信号线和参考平面（电源平面或地平面）之间由于电场的建立，就会产生一个瞬间的电流，如果传输线是各向同性的，那么只要信号在传输，就会始终存在一个电流I，而如果信号的输出电平为V，则在信号传输过程中（注意是传输过程中），传输线就会等效成一个电阻，大小为V/I，我们把这个等效的电阻称为传输线的特征阻抗Z。要格外注意的是，这个特征阻抗是对交流（AC）信号而言的，对直流（DC）信号，传输线的电阻并不是Z，而是远小于这个值。举例：50欧姆就是这个Z。

% W' Y( C& ~4 D F& y, v, B
问：2层板怎么解决阻抗问题？

阻抗控制是要有参考层的（就是所谓的地或电源层），需要参考层没问题，但参考层可以和信号线在同一面，叫Coplanar Strip。不过这个对布线要求更高，弄起来更麻烦。
4 E2 R1 A2 w. D$ y两层板的阻抗控制比较累吧，如果底层敷地的话容易产生阻抗不连续！双面板阻抗控制的问题是50欧姆线太宽了。如果偶尔需要，不太关键的信号，可以用coplanar凑合一段。

2层板不考虑阻抗，运气好也跑得起来，但是稳定性不敢说。玩玩可以，做产品不要这样。
4 q" Z# g$ h; P7 M9 k) F0 U, t高频的东西，该遵守的规则还是要遵守。

问：如果sdram布线的时候不考虑阻抗会怎么样？（也就是说直接串个33欧的电阻，不考虑做阻抗板）
2 |3 x. m) R+ U( X! F0 ?使dram端口的输出阻抗加上这个串联电阻阻抗等于传输线的特征阻抗。如果频率不高,线又很短不考虑阻抗也可以。
% \/ |1 g6 L; b& S" z( Z2 w: j
% y* ~% [7 ~) B j: l. N8 X& ^* W问：“如果线小于6inch的话是可以不考虑阻抗，只要差不多就行了”，请问是不是有这一说法？？？( b5 i# O6 c7 g- f# x* Q- n
线路的阻抗匹配，在高频上主要是看这段线是否要被视为传输线。是否视为传输线和这段线的尺寸及主要的信号波长相关。/ x: a7 u7 O& a2 c
有的说法是，长度是波长的1/20以下，传输时间是上升沿的多少分之一，还有个什么条件，满足了就可以认为是集总参数的较为理想的线，不太用管阻抗了。此时，如果条件许可，尽量匹配阻抗也是有好处的，减小反射。

问：pcb走线相对于高频信号有一个特征阻抗，串接进去的电阻怎么相对于高频就按其电阻值算呢？电阻相对于高频的特征阻抗难道就是其阻值吗？

我的理解是…要是做匹配的话…假如你设计的传输线50欧的…但是器件的阻抗实际上并不都是能与50欧传输线匹配的…而且还经常有各种拓扑结构…所以在终端接上器件就没办法匹配…出现瞬间阻抗不连续…引起反射…所以必须找一个外部的办法让器件与传输线匹配…其中之一就是串接一个电阻…让电阻和器件一起得到的阻抗与传输线匹配…这样就能实现消除反射了…这个电阻是把传输线看成50欧的时候器件要与它匹配时候需要的电阻。

实体电阻是集总参数元件，其参数可以用集总RLC的串并联，etc，表示。集总元件表现出来的是其在指定频率下的复数阻抗。一般所说的特征阻抗，是无损传输线的同向行波电压和行波电流比给出的参数，是传输线专有的概念，对集总参数元件不适用。集总参数元件在体积满足足够小的情况下，表现出来的特性就是其复数阻抗。电阻一般就认为是其阻值，LC参数考虑的貌似不多。基本上就是这个意思，元件的参数是元件的；传输线的是传输线的，各算各家。

/***************************************************************************************/

首先要预估走线的长度，所谓传输线（Transmission Line）效应在高速PCB的布线中也不是普遍存在的，一般当走线产生的延迟接近其信号沿变化速度（rise/fall）的1/3（保守按1/3算）时，需要面对传输线效应，采用各种端接（Terminate）的方式实现阻抗匹配加以解决；1/2到1/3之间建议纳入考虑范围；
. M( A# |! v# E0 j0 o' ]保守计算：电信号在PCB线路中的传播速度取光速的一半，大约是30cm/ns，反射需要个跑来回，再对折，约15cm/ns；- d3 ?9 A g: [/ I4 A& i) f2 O- e2 E* ]

/ b$ T$ a. U! |1 \- z$ `" |SDRAM的信号延变化速度大致是1ns，其允许不考虑匹配的延迟范围大致是15cm * 1/3 = 5cm = 1968mil，也就是说走线长度控制在5cm以内就能基本避免传输线效应，而无需端接；实际上放宽到1/2（7.5cm）也没问题；6 c% s6 n. l8 `$ U; J

5 v( G U8 X" n; _8 j5 i! P4 O如果走线长度超过5cm较多，那么再配合PCB的叠层(Stackup)间距，计算走线的阻抗和匹配的电阻值；一般原理图中由于不知道PCB的具体情况，所以都会串或并一些端接电阻的。

网文二：

SDRAM是一种同步动态存储器，所有接口信号都是通过时钟同步和采样的。这就对SDRAM的布线提出了要求——保证采样的正确性。于是，应用高速数字电路的知识结合某种具体SDRAM器件和你的PCB进行分析，发现在正常工作频率（如100MHz）下，在PCB走线上的信号传输时间大于其上升时间1/10。于是，接下来考虑高速数字电路两大问题反射和延迟：反射造成 SDRAM时钟线信号出现振铃，多次穿越门限造成误触发；数据线和时钟线的传输延迟不相同，造成时钟上升沿采样不到所需要的数据。接下来应用解决方法：时钟线串联电阻做阻抗匹配；布线时控制数据线和时钟线的长度差在一定范围内。当然，我这里说的是一个很简单的演绎过程，还有拓扑结构、最大布线长度等重要问题没有考虑，请大家仔细阅读我是一只鱼同学刚才推荐的课本。提示下，拓扑结构和最大布线长度的选择可以通过前仿真进行验证。

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10个回答

涛哥2035 回答时间：2017-7-7 23:38:10

SDRAM布线方法
1、无所谓在外面还是在内部，都可以，内外走线都要打孔。表层信号紧临地平面就不怕干扰，但要注意外表面空气介电常数不如隔绝空气的内部稳定，在一些湿度，温差大的地方的设备最好走内部，外部走地层，不过这样成本高。

2、等长不是目的，目的是满足建立保持时间，同频同相，采样正确。SDRAM是公共时钟模式，只关心建立时间，不关心保持时间。

1．SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰，走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线，误差允许在20mil以内。

2．地址、片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil，尽量走成菊花链拓补，可有效控制高次谐波干扰，可比时钟线长，但不能短。

3．SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。

4．在重要的控制信号线上一搬串联33的电阻，消除干扰。

仔细查看SDRAM手册后发现一个图，如下

SDRAM数据引脚是50欧姆阻抗，我就用50欧姆阻抗的同轴线试试呗。

50欧姆的射频同轴电缆，5MM直径，感觉挺细了，拿到手还是感觉太粗。。。，凑合用吧。

把MCU和SDRAM之间的时钟线去掉，换成50欧姆同轴电缆，60M全SDRAM测试通过，90M，没问题，100M，没问题！
110M，仍然没问题；120M，也没问题；125M，又出错了。。。
这样的板子，SDRAM跑到120M，你还想怎样？还想怎样！。。。
SDRAM为系统二分频，此时，系统时钟为240M。。。。
单独测试GD32F450，可以稳定跑到250M，再高频率无法设置了，因为GD32F450倍频最高500，再二分频，最高就是250M。

附上工程文件吧，有需要的朋友拿去。